一、DDR4與DDR3之間對比
DDR4已經(jīng)躍躍欲試，那么相比DDR3，都有了哪些比較重要的改進呢？我們一起來看一下：
1.DDR4內(nèi)存條外觀變化明顯，金手指變成彎曲狀，易于拔插并減少PCB壓力。
2.DDR4內(nèi)存內(nèi)部使用點對點傳輸，頻率提升明顯，最高可達4266MHz。
3.DDR4內(nèi)存容量提升明顯，單根內(nèi)存最高可支持到128GB。
4.DDR4功耗明顯降低，電壓降到1.2V、甚至更低。
每次內(nèi)存升級換代時，必須支持的就是處理器。Haswell-E平臺的內(nèi)存同IVB-E/SNB-E一樣為四通道設(shè)計，DDR4內(nèi)存頻率原生支持2133MHz，這相較IVB-E的DDR3原生1866MHz，起始頻率有不小的提升。Haswell-E作為新的旗艦提升最大兩點一個是6核升級8核，另一點是對DDR4的支持。上市初期整體成本相當(dāng)高，并且不會同時支持DDR3和DDR4內(nèi)存，所以增加了DDR4普及的門檻。
DDR4與DDR3內(nèi)存差異二：外型
卡槽差異
DDR4 模組上的卡槽與 DDR3 模組卡槽的位置不同。兩者的卡槽都位于插入側(cè)，但 DDR4 卡槽的位置稍有差異，以便防止將模組安裝到不兼容的主板或平臺中。
增加厚度
為了容納更多信號層，DDR4 模組比 DDR3 稍厚。
DDR4金手指變化較大
大家注意上圖，宇瞻DDR4內(nèi)存金手指變的彎曲了，并沒有沿著直線設(shè)計，這究竟是為什么呢？一直一來，平直的內(nèi)存金手指插入內(nèi)存插槽后，受到的摩擦力較大，因此內(nèi)存存在難以拔出和難以插入的情況，為了解決這個問題，DDR4將內(nèi)存下部設(shè)計為中間稍突出、邊緣收矮的形狀。在中央的高點和兩端的低點以平滑曲線過渡。這樣的設(shè)計既可以保證DDR4內(nèi)存的金手指和內(nèi)存插槽觸點有足夠的接觸面，信號傳輸確保信號穩(wěn)定的同時，讓中間凸起的部分和內(nèi)存插槽產(chǎn)生足夠的摩擦力穩(wěn)定內(nèi)存。
接口位置同時也發(fā)生了改變，金手指中間的“缺口”位置相比DDR3更為靠近中央。在金手指觸點數(shù)量方面，普通DDR4內(nèi)存有284個，而DDR3則是240個，每一個觸點的間距從1mm縮減到0.85mm。
曲線邊
DDR4 模組提供曲線邊以方便插入和緩解內(nèi)存安裝期間對 PCB 的壓力。
仔細看，是一個曲面
DDR4與DDR3內(nèi)存差異三：參數(shù)
DDR4最重要的使命當(dāng)然是提高頻率和帶寬。DDR4內(nèi)存的每個針腳都可以提供2Gbps(256MB/s)的帶寬，DDR4-3200那就是51.2GB/s，比之DDR3-1866高出了超過70％。默認頻率DDR4 2133 CL15
DDR4 2133頻率下帶寬測試：48.4GB/s
從宇瞻32GB DDR4-2133內(nèi)存來看，僅默認頻率帶寬就高達48.4GB/s，可見DDR4對系統(tǒng)性能提升重要性。
另外就是其它參數(shù)的改變，比如容量和電壓。
DDR4在使用了3DS堆疊封裝技術(shù)后，單條內(nèi)存的容量最大可以達到目前產(chǎn)品的8倍之多。舉例來說，目前常見的大容量內(nèi)存單條容量為8GB（單顆芯片512MB，共16顆），而DDR4則完全可以達到64GB，甚至128GB。而電壓方面，DDR4將會使用20nm以下的工藝來制造，電壓從DDR3的1.5V降低至DDR4的1.2V，移動版的SO-DIMMD DR4的電壓還會降得更低。
頻率和帶寬提升巨大
DDR4內(nèi)存的每個針腳都可以提供2Gbps(256MB/s)的帶寬，DDR4-3200那就是51.2GB/s，比之DDR3-1866高出了超過70％。
在DDR在發(fā)展的過程中，一直都以增加數(shù)據(jù)預(yù)取值為主要的性能提升手段。但到了DDR4時代，數(shù)據(jù)預(yù)取的增加變得更為困難，所以推出了Bank Group的設(shè)計。
Bank Group架構(gòu)又是怎樣的情況？具體來說就是每個Bank Group可以獨立讀寫數(shù)據(jù)，這樣一來內(nèi)部的數(shù)據(jù)吞吐量大幅度提升，可以同時讀取大量的數(shù)據(jù)，內(nèi)存的等效頻率在這種設(shè)置下也得到巨大的提升。
在DDR3內(nèi)存上，內(nèi)存和內(nèi)存控制器之間的連接采用是通過多點分支總線來實現(xiàn)，這種設(shè)計的特點就是當(dāng)數(shù)據(jù)傳輸量一旦超過通道的承載能力，無論你怎么增加內(nèi)存容量，性能都不見的提升多少。
因此，DDR4拋棄了這樣的設(shè)計，轉(zhuǎn)而采用點對點總線：內(nèi)存控制器每通道只能支持唯一的一根內(nèi)存。這樣設(shè)計的好處可以大大簡化內(nèi)存模塊的設(shè)計、更容易達到更高的頻率。不過，點對點設(shè)計的問題也同樣明顯：一個重要因素是點對點總線每通道只能支持一根內(nèi)存，因此如果DDR4內(nèi)存單條容量不足的話，將很難有效提升系統(tǒng)的內(nèi)存總量。當(dāng)然，這難不道開發(fā)者，3DS封裝技術(shù)就是擴增DDR4容量的關(guān)鍵技術(shù)。
容量劇增 最高可達128GB
3DS（3-Dimensional Stack，三維堆疊）技術(shù)是DDR4內(nèi)存中最關(guān)鍵的技術(shù)之一，它用來增大單顆芯片的容量。
3DS技術(shù)最初由美光提出的,它類似于傳統(tǒng)的堆疊封裝技術(shù)，比如手機芯片中的處理器和存儲器很多都采用堆疊焊接在主板上以減少體積—堆疊焊接和堆疊封裝的差別在于，一個在芯片封裝完成后、在PCB板上堆疊；另一個是在芯片封裝之前，在芯片內(nèi)部堆疊。一般來說，在散熱和工藝允許的情況下，堆疊封裝能夠大大降低芯片面積，對產(chǎn)品的小型化是非常有幫助的。在DDR4上，堆疊封裝主要用TSV硅穿孔的形式來實現(xiàn)。
所謂硅穿孔，就用激光或蝕刻方式在硅片上鉆出小孔，然后填入金屬聯(lián)通孔洞，這樣經(jīng)過硅穿孔的不同硅片之間的信號可以互相傳輸。在使用了3DS堆疊封裝技術(shù)后，單條內(nèi)存的容量最大可以達到目前產(chǎn)品的8倍之多。舉例來說，目前常見的大容量內(nèi)存單條容量為8GB（單顆芯片512MB，共16顆），而DDR4則完全可以達到64GB，甚至128GB。
更低功耗 更低電壓
更低的電壓：這是每一代DDR進化的必備要素，DDR4已經(jīng)降至1.2V
首先來看功耗方面的內(nèi)容。DDR4內(nèi)存采用了TCSE ( Temperature Compensated
Self-Refresh，溫度補償自刷新，主要用于降低存儲芯片在自刷新時消耗的功率)、TCARtemperature Compensated Auto Refresh，溫度補償自動刷新，和T CSE類似）、DBI（Data Bus Inversion，數(shù)據(jù)總線倒置，用于降低VDDQ電流，降低切換操作）等新技術(shù)。
這些技術(shù)能夠降低DDR4內(nèi)存在使用中的功耗。當(dāng)然，作為新一代內(nèi)存，降低功耗最直接的方法是采用更新的制程以及更低的電壓。目前DDR4將會使用20nm以下的工藝來制造，電壓從DDR3的1.5V降低至DDR4的1.2V，移動版的SO-DIMMD DR4的電壓還會降得更低。而隨著工藝進步、電壓降低以及聯(lián)合使用多種功耗控制技術(shù)的情況下，DDR4的功耗表現(xiàn)將是非常出色的。
DDR4
layout設(shè)計
1、 分類
時鐘：CLK[0:3]
平面層參考GND
CTRL：CS#[0:3]，CKE[0:3]，ODT[0:3] 平面層參考GND
CMD：MA[0:15]，BS[0:2]，RAS$，CAS#，WE#，ALERT#（only on DDR4），平面層參考VCC
數(shù)據(jù)線：DQS[0:8]，DQS#[0:8],DQ[0:71] 平面層參考 GND
CTRL 、CMD、DATA與CLK之間的關(guān)系
1. Keep the
DDR3L/DDR4 signal Die to DIMM0 and Die to DIMM1 Total Lengths for each signal
as short as possible. For CMD and Ch. A DQS signals, it is the total channel
length from CPU die to the furthest DIMM connector pad.
2. Byte[0] =
DQ[7:0], DQS/DQS#[0]
Byte[1] = DQ[15:8], DQS/DQS#[1]
Byte[2] = DQ[23:16], DQS/DQS#[2]
Byte[3] = DQ[31:24], DQS/DQS#[3]
Byte[4] =
DQ[39:32], DQS/DQS#[4]
Byte[5] =
DQ[47:40], DQS/DQS#[5]
Byte[6] =
DQ[55:48], DQS/DQS#[6]
Byte[7] =
DQ[63:56], DQS/DQS#[7]
Byte[8] =
DQ[71:64], DQS/DQS#[8]
3. CH A: Max DQ stub length < 250mils | Die
to DIMM1 DQ length - Die to DIMM1 DQS length | < 10 mils 290 mils < (Die
to DIMM0 DQ length - Die to DIMM0 DQS length) < 310 mils | DQ[x] Stub length
to DIMM0 – DQ[x] Stub length to DIMM1 | < 10 mils Within a byte, | DQ[x]
Stub length to DIMM0 – DQ[y] Stub length to DIMM0 | < 25 mils Spacing within
the pinfield region can be as tight as 5mils
CH B: Max DQS stub length < 350mils Max
DQ stub length < 250mils | Die to DIMM0 DQ length - Die to DIMM0 DQS length
| < 10 mils | Die to DIMM1 DQ length - Die to DIMM1 DQS length | < 10
mils | DQ[x] Stub length to DIMM0 – DQ[x] Stub length to DIMM1 | < 10 mils |
DQS[x] Stub length to DIMM0 – DQS[x] Stub length to DIMM1 | < 10 mils Within
a byte, | DQ[x] Stub length to DIMM0 – DQ[y] Stub length to DIMM0 | < 25
mils Within a byte, | DQ[x] Stub length to DIMM1 – DQ[y] Stub length to DIMM1 |
< 25 mils 4. Z = 0 to 8
阻抗
DQS：68ohm，70ohm
DQ：40ohm ，42ohm
CTRL: 39ohm，40ohm
CMD：32ohm，34ohm，35ohm
CLK：62ohm